1.はじめに

一般に積層セラミックコンデンサの静電容量（以下容量やCと略す）は、直流電圧印加（DCバイアス）時に低下する。容量Cの低下に伴い、電源供給系におけるLSIの電源端子からみたインピーダンス（略称Z11）は上昇する。LSIの電源端子に生じる電圧変動（ノイズ）はZ11の上昇に伴い増加するためノイズ増加の原因となる。現在、DCバイアス時のコンデンサの容量を求めることができるモデル(動的モデルといわれる)がコンデンサメーカーから出ており、例えばアンシス社SIwave等市販のシミュレータで利用可能な動的モデルが提供されている。
今回、DCバイアス時のZ11の実測とシミュレーションを行い、DCバイアスに伴うZ11の変化や動的モデルの有効性を検証したので報告する。

2.方法

①まず、SIwave内の動的モデルの有効性検証として、図1に示した電源-GNDベタのみの基板を用いて、インプット・インピーダンス（Z11）の実測とシミュレーションを実施する。

図1 実測Sim比較用基板

図1 実測Sim比較用基板

 

図2に実測風景を示す。

図2 Z11実測風景

図2 Z11実測風景

②次に、DCバイアス特性を考慮した動的モデルによるシミュレーションとDCバイアス特性を考慮していないSパラメータによるシミュレーションの比較を、実製品を想定した高速CPUとLPDDR4-SDRAMを搭載した基板を用いて検証した。

3.結果

図3に1005サイズ、4.7μFのコンデンサを１個実装した基板のZ11実測とシミュレーション結果を示す。印加電圧の増加に伴いZ11が上昇（容量が低下）する傾向はよく一致しており、シミュレーションモデルは妥当である。

図3 コンデンサのDCバイアス特性(Z11実測とSim比較)

図3 コンデンサのDCバイアス特性(Z11実測とSim比較)

製品を想定した高速CPUのコア電源のZ11シミュレーション結果を図4に示す。0.8Vと低電圧のため、DCバイアス特性による容量低下の影響は小さい結果であった。なお、大電流を消費する電源は相応に厳しい供給品質が要求されるため、低電圧大電流電源においては、DCバイアス特性を考慮したシミュレーションは重要であると考えられる。

図4 CPUコア電源のZ11シミュレーション結果

図4 CPUコア電源のZ11シミュレーション結果

 

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